ADSP-TS001

ADSP-TS001 является первым изделием уникального семейства DSP процессоров TigerSHARC™. Способный поддерживать 8-, 16-, и 32-разрядные целочисленные и нецелочисленные типы данных, ADSP-TS001 имеет возможность сдвигать их в сторону старших или младших разрядов для приспособления под требования приложения и увеличения скорости обработки, основанной на определенном типе данных, делая ее более эффективной и гибкой. С полной поддержкой многопроцессорности, ADSP-TS001 лучше всего подходит для крупномасштабных многоканальных приложений.

ADSP-TS001 будет сопровождаться многочисленными средствами разработки, которые будут включать программу моделирования, пакет разработки EZ-LAB и среду разработки программного обеспечения VisualDSP.

ADSP-TS001 TigerSHARC переводит оснащение инфраструктуры на новый уровень интеграции и уникальную возможность обработки 8-, 16-, и 32-разрядных целочисленных и нецелочисленных типов данных на одном кристалле. Каждый из этих типов данных является переходным для нового поколения телекоммуикационных протоколов, находящихся в разработке, включая IMT-2000 (известный, также, как беспроводный 3G) и xDSL.

На одном кристалле Analog Devices было успешно интегрировано 6 Мбит СЗУПВ, ядро с фиксированной и плавающей точкой, четыре двунаправленных порта связи, 64-разрядный внешний порт, 14 каналов ПДП и 128 регистров. Для крупномасштабных приложений, которым необходима группировка DSP, Analog Devices включила свою запатентованную технологию порта связи, позволяющей прямое соединение кристаллов без использования комплекса внешних микросхем.

Статическая суперскалярная архитектура

Новая архитектура TigerSHARC DSP сочетает в себе лучший опыт разработки микропроцессоров для достижения высокопроизводительных, программируемых DSP для систем реального времени. TigerSHARC является статической суперскалярной архитектурой. Он содержит много аспектов традиционных суперскалярных процессоров, включая архитектуру записи/хранения, прогнозирование ветвления и большой, сблокированный регистровый файл. Термин "статическая" применяется по причине того, что параллелизм на уровне инструкций определен перед выполнением и закодирован в программе. Все регистры сблокированы, поддерживая простую программную модель, которая не зависти от задержек реализации и является полностью прерываемой. Прогнозирование ветвлений поддерживается с помощью 128-разрядного содержимого целевого буфера ветвлений ( Branch Target Buffer ), который уменьшает задержку ветвления. Программный код хранится в четырех-словной памяти без потери пространства.

Ключевые характеристики

• восемь 16-разрядных MAC/цикл с 40-разрядным сложением
• два 32-разрядных MAC/цикл с 80-разрядным сложением
• два 32-разрядных комплексных MAC/цикл
• сложение, сравнение, выбор за один цикл по алгоритму Витерби
• инструкции сложения-вычитания и аппартаная инверсия разряда для БПФ
• 64-разрядный обобщенный модуль побитовой обработки

Высокоинтегрированный DSP

• 6 Мбит встроенной СЗУПВ
• многопроцессорность без связующих элементов
• 4 порта связи - 600 Мб/с
• 64-разрядный внешний порт - 600 Мб/с
• 14 DMA-каналов
• ядра с фиксированной и плавающей точкой

Гибкое программирование на языке ассемблера и С

• поддержка IEEE 32-разрядной плавающей точки, 16- и 8-разрядной фиксированной точки
• полная поддержка (без)знаковых, дробных и целых типов данных с необязательным насыщением
• разделение памяти программ и данных, определяемой пользователем
• 128 регистров общего назначения
• алгебраический синтаксис ассемблера
• поддерживается оптимизированным С-компилятором
• поддерживается средой разработки VisualDSP®
• SIMD (один поток команд и много потоков данных) инструкции за один цикл
• Утверждающее выполнение всех инструкций
• Прерываемое при полной производительности

Масштабируемое выполнение

Архитектура обрабатывает 8-, 16- и 32-разрядные типы данных. Собственная поддержка многочисленных типов данных позволяет процессору масштабировать число операций, которое может быть совершено за цикл, основанное на длине типа данных, подлежащего обработке. Имеется два вычислительных блока. Каждый содержит умножитель, АЛУ и 64-разрядный сдвиговый регистр. С помощью ресурсов этих блоков, один цикл выполняет восемь 40-разрядных MAC при 16-разрядных данных, два 40-разрядных MAC при 16-разрядных комплексных данных или два 80-разрядных MAC при 32-разрядных данных. При 8-разрядных типах данных, архитектура может масштабировать выполнение до 16 операций за цикл. Вдобавок, TigerSHARC является архитектурой записи/хранения, основанной на регистрах, где каждый блок вычисления имеет доступ к полностью ортогональным 32-разрядным регистровым файлам, упрощая задачу программирования.

Высокая пропускная способность памяти

TigerSHARC обладает архитектурой памяти с малыми векторами, организованной в трех 128-разрядных банках. Quad (128-разрядный), long (64-разрядный) и normal (32-разрядный) доступы перемещают данные для операций из банков памяти в регистровые файлы. В данный цикл, могут быть выбраны четыре 32-разрядных слова инструкции, и могут быть загружены 256-разрядные данные в регистровый файл или записаны в память. Высокоэффективная архитектура памяти может хранить 8-, 16- и 32-разрядные данные в смежной, упакованной памяти. Внутренняя и внешняя память организованы в унифицированную схему распределения памяти. Разделение между памятью программ и памятью данных определяется пользователем.

Поддержка целочисленного АЛУ. Генерация адреса данных

Два целочисленных АЛУ, названные, JALU и KALU, доступны для адресации и обновления указателя. Они поддерживают циклическую буферизацию и инверсию разряда, и каждый из них имеет собственные 32-разрядные регистровые файлы. Кроме простых модулей генерации адреса данных, оба IALU поддерживают универсальные целочисленные вычисления. Универсальность IALU позволяет компилятору повысить гибкость программирования.

Четыре инструкции за цикл

Вычислительные ресурсы контролируются секвенсором, который может параллельно выдавать до четырех 32-разрядных инструкций. Одна или две из этих инструкций может управлять более чем одним вычислительным модулем, экономя размер кода и энергопотребление. Программист обладает гибким подходом для направления индивидуальных инструкций каждому вычислительному модулю. Секвенсер поддерживает упреждающее выполнение, когда каждая индивидуальная инструкция выполняется в согласии с результатом, полученного ранее условия.

Нет аппаратных режимов

Архитектура не зависит от аппаратных режимов. Это позволяет избежать холостых циклов и упрощает операции компилятора. Набор команд напрямую поддерживает все операции DSP, обработки изображений, видеоизображений, арифметические типы включают знаковые, беззнаковые, дробные и целые данные. Имеется необязательный предел насыщения для всех арифметических операций.